» Từ khóa: verilog hdl

Nội dung bài giảng chương 6 tập trung vào thử nghiệm và xác minh. Trình bày các bước thực hiện, phương pháp khác nhau (Modelsim, FPGA) và ví dụ minh họa.

 18 p epu 27/01/2026 17 0 Download

Từ khóa: Bài giảng, Thiết kế vi mạch số, Thử nghiệm và xác minh, Ngôn ngữ mô tả phần cứng HDL, Mô phỏng verilog modelsim, Kiểm tra thiết kế mạch

Bài giảng chương 5 trình bày về thiết kế vi mạch số dùng Verilog HDL như mạch tuần tự, Flip-Flop, bộ đếm nhị phân/BCD.

 89 p epu 27/01/2026 19 0 Download

Từ khóa: Bài giảng, Thiết kế vi mạch số, Mạch tuần tự verilog hdl, Mô tả flip flop, Bộ đếm nhị phân, Bộ đếm BCD

Bài giảng chương 4 thiết kế vi mạch số với Verilog HDL, bao gồm mạch tổ hợp (HA, FA, MUX, DEMUX, DECODER, ENCODER), mô hình cấu trúc và luồng dữ liệu.

 71 p epu 27/01/2026 18 0 Download

Từ khóa: Bài giảng, Thiết kế vi mạch số, Verilog HDL, Mạch tổ hợp, Mô hình cấu trúc, Mô hình verilog, Mạch mã hoá

Nội dung chương 3 trình bày về "Ngôn ngữ mô tả phần cứngVerilog HDL" bao gồm cú pháp, cấu trúc module, các mức mô tả (algorithmic, RTL, gate, switch), và ví dụ minh họa.

 71 p epu 27/01/2026 20 0 Download

Từ khóa: Bài giảng, Thiết kế vi mạch số, Ngôn ngữ verilog HDL, Mô tả phần cứng, Cấu trúc module Verilog, Lập trình phần cứng, Ngôn ngữ mô tả phần cứng

Bài giảng Thiết kế mạch số dùng HDL - Chương 4: Thiết kế luận lý với Verilog có nội dung trình bày giới thiệu về HDLs và verilog; mô hình cấu trúc cho mạch luận lý tổ hợp; Mô phỏng luận lý, kiểm chứng thiết kế và phương pháp luận kiểm tra; thời gian trễ truyền lan;... Mời các bạn cùng tham khảo!

 39 p epu 21/07/2024 73 4 Download

Từ khóa: Bài giảng Thiết kế mạch số dùng HDL, Thiết kế mạch số dùng HDL, Thiết kế luận lý với Verilog, Mô hình cấu trúc mạch luận lý tổ hợp, Thời gian trễ truyền lan, Phương pháp luận thiết kế HDL